sintaxis – VHDL diferencia entre => y <=

Sigo olvidando y es difícil buscar la respuesta en un libro de texto o en Internet.
Mejor respuesta
Bueno, < = es asignación.

signal <= A or B;

= > ¿Se usa la sintaxis para las declaraciones de casos?
(Robado de http://www.cs.umbc.edu/portal/help/VHDL/sequential.html)

case  my_val  is
  when 1 =>  // This is kind of like how the : operator is used for switch in many languages
    a:=b;
  when 3 =>
    c:=d;
    do_it;
  when others =>
    null; // do nothing
end case;

end case;

= > También se puede utilizar en asignaciones de matriz

myVector <= (1=>'1', OTHERS=>'0');  -- assigns ('0','1','0','0') to "myVector"

Fuente: http://www.eda.org/comp.lang.vhdl/html3/gloss_example.html

Por favor indique la dirección original:sintaxis – VHDL diferencia entre => y <= - Código de registro